gefunden LTspice Modell CD4033
- Ersteller spicer
- Erstellt am
Ja, ich habe jeden Kringel als Invertierung betrachtet.
Siehe hier.
Das Original ist ein dreifaches AND-Gatter mit invertierenden Eingängen. Der Ausgang ist nur dann high, wenn alle Eingänge low sind.
Diese Logik hat auch ein dreifaches NOR-Gatter.
Genau! 4000 = 3-fach-NOR, 4001 = 2-fach-NOR, und 4002 = 4-fach-NOR. Für das 5-fache AND-Gatter mit invertierenden Eingängen fand ich keinen einfachen Ersatz und habe stattdessen zwei 3-fache OR-Gatter mit nachfolgendem Inverter "kaskadiert".
Noch ein paar Gedanken:
- Die Ausgangsinformation wird beim Original sowie der Simulation mit der positiven Clock-Flanke übertragen. Also tun zumindest die Flips-Flops schonmal, was sie sollen.
- Die Wiederholung alle 4 Clocks, von der ich weiter oben schrieb, deutet vage darauf hin, daß sich nur noch 2 Q- bzw /Q-Ausgänge ändern. Das muß ich noch prüfen.
- Ich hatte gerade nach Datenblättern anderer Hersteller gesucht. Bisher fand ich nur das CD4033-Datenblatt von Intersil. Es zeigt dieselbe Innenschaltung wie das von Texas Instruments.
- Vielleicht hat die Flankensteilheit der Eingangsimpulse einen Einfluß. Ich lasse gerade eine Simulation mit 10 ns statt 100 ns laufen. Das daaaauert ...
Gruß, Frank
Tja, was ein aktiver NIEDER-Eingang sein soll, kann ich nur ahnen. Active-low-Ausgänge gibt dagegen schon.
Ich habe jetzt 3 Simulationen gemacht, jeweils mit Trise = Tfall = 10 ns, 100 ns und 1000 ns. Die Ergebnisse mit 10ns und 100 ns sind gleich. Bei 1000 ns haben wir eine Verzögerung der Ausgangssignale um 2 ms gegenüber dem 10ns/100ns-Ergebnis. die angezeigten Digits sind aber die gleichen.
Als Grund dafür nehme ich an: Die Gattermodelle schalten ja nicht alle bei denselben Eingangsspannungen; teilweise haben sie auch Schmitt-Triger-Eingänge und auch verschiedene Verzögerungszeiten. Bei einer so langsamen Flanke kippen sie dann zu so unterschiedlichen Zeitpunkte, daß ungewollte Zwischenzustände auftreten, die den Ablauf beeinflussen.
Hm, ist evtl. so etwas - also unpassende Verzögerungszeiten - der Grund für dieses komische Verhalten der Simulation?
Gruß, Frank
Active-low-Ausgänge gibt dagegen schon.Der Parameter Tdelay bei einer PULSE-Signalquelle gibt an, wie lange das Signal auf Vinitial bleibt. Falls das einen Einfluß hat, dann nur am Anfang der Simulation.
Ich habe jetzt 3 Simulationen gemacht, jeweils mit Trise = Tfall = 10 ns, 100 ns und 1000 ns. Die Ergebnisse mit 10ns und 100 ns sind gleich. Bei 1000 ns haben wir eine Verzögerung der Ausgangssignale um 2 ms gegenüber dem 10ns/100ns-Ergebnis. die angezeigten Digits sind aber die gleichen.
Als Grund dafür nehme ich an: Die Gattermodelle schalten ja nicht alle bei denselben Eingangsspannungen; teilweise haben sie auch Schmitt-Triger-Eingänge und auch verschiedene Verzögerungszeiten. Bei einer so langsamen Flanke kippen sie dann zu so unterschiedlichen Zeitpunkte, daß ungewollte Zwischenzustände auftreten, die den Ablauf beeinflussen.
Hm, ist evtl. so etwas - also unpassende Verzögerungszeiten - der Grund für dieses komische Verhalten der Simulation?
Gruß, Frank
Tjo, in dieser Richtung fällt mir nicht mehr viel ein.
Gibt es einen LTspice-Crack, der sich diese CD4033-Simulation angucken würde? @Udo, bist Du noch mit Hern Marcos Alonso im Kontakt? Vielleicht würde er sich das ja ansehen.
Mein Plan C:
Man erstellt das Modell genauso wie die anderen Modelle in der CD4000.lib:
Aus der Beziehung zwischen Eingangs- und Ausgangssignalen konstruiert man Logik- und Zähler-Funktionen und gibt noch Verzögerungszeiten an. Dazu benutzt man die Logik-Ausdrücke aus der CD4000.lib, die LTspice-Spice ja versteht.
Dazu muß man natürlich wissen, was in den Zeilen gemacht wird. Wo gibt es wohl eine Dokumentation darüber?
Falls es keine gibt, wird es etwas mühsam. Obwohl - für die reinen Logik-Funktionen stelle ich es mir nicht so schwierig vor. Bei getakteten Abläufen dagegen ... naja, fangen wir erstmal mit den Logiken an.
Hier ist z.B. der CD4011, ein 2-fach NAND-Gatter:
Man ahnt zumindest, was in den Zeilen gemacht wird.
Dies ist natürlich ein einfaches Beispiel. Für den CD4033 kämen außer den Ein- und Ausgangsspannungen auch noch interne Signale hinzu, z.B. der Q-Ausgang von Flip-Flop1#1 und der \Q-Ausgang von Flip-Flop#3, die miteinander exclusiv oderiert werden, um Segment B zu bilden. Oder so. Ich seh' gerade - Ai, Bi und Yi sind offenbar interne Signale bzw. Spannungen.
Mit diesem Ansatz wäre die Simulation vermutlich auch schneller als sie jetzt ist.
Gruß, Frank
Gibt es einen LTspice-Crack, der sich diese CD4033-Simulation angucken würde? @Udo, bist Du noch mit Hern Marcos Alonso im Kontakt? Vielleicht würde er sich das ja ansehen.
Mein Plan C:
Man erstellt das Modell genauso wie die anderen Modelle in der CD4000.lib:
Aus der Beziehung zwischen Eingangs- und Ausgangssignalen konstruiert man Logik- und Zähler-Funktionen und gibt noch Verzögerungszeiten an. Dazu benutzt man die Logik-Ausdrücke aus der CD4000.lib, die LTspice-Spice ja versteht.
Dazu muß man natürlich wissen, was in den Zeilen gemacht wird. Wo gibt es wohl eine Dokumentation darüber?
Falls es keine gibt, wird es etwas mühsam. Obwohl - für die reinen Logik-Funktionen stelle ich es mir nicht so schwierig vor. Bei getakteten Abläufen dagegen ... naja, fangen wir erstmal mit den Logiken an
.Hier ist z.B. der CD4011, ein 2-fach NAND-Gatter:
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Dies ist natürlich ein einfaches Beispiel. Für den CD4033 kämen außer den Ein- und Ausgangsspannungen auch noch interne Signale hinzu, z.B. der Q-Ausgang von Flip-Flop1#1 und der \Q-Ausgang von Flip-Flop#3, die miteinander exclusiv oderiert werden, um Segment B zu bilden. Oder so. Ich seh' gerade - Ai, Bi und Yi sind offenbar interne Signale bzw. Spannungen.
Mit diesem Ansatz wäre die Simulation vermutlich auch schneller als sie jetzt ist.
Gruß, Frank
Zuletzt bearbeitet:
Korrespondens mit Marcos Alonso.
Dear Marcos,
following your excellent videos, I tried to prepare two different simulation issues, unfortunately having
no success. May I ask you for some Tips how to solve this problem?
Issue 1:
The CD4033B manufacturers did not offer a spice model for download. So I tried to create my own model, using the circuit diagram from the datasheet.
By doing so, I used the CD4000.lib, which does not offer all components 100% identical to the ones in the datasheet, i.e. And-Gates were replaced
using physically identical configurations. Furthermore, I could not understand the meaning of the dots(bubbles) at the input of some Gates.
To illustrate the status of the present situation, I attach the files for your reference.
I know you are very busy and therefore my inquiry should not stress you too much.
Nevertheless, I would appreciate, if you can give some fruitful comments.
Best regards
Udo
-------------
Die relevanten Dateien wurden angehängt.
Issue 2 hat nichts mit CD4033 zu tun.
Dear Marcos,
following your excellent videos, I tried to prepare two different simulation issues, unfortunately having
no success. May I ask you for some Tips how to solve this problem?
Issue 1:
The CD4033B manufacturers did not offer a spice model for download. So I tried to create my own model, using the circuit diagram from the datasheet.
By doing so, I used the CD4000.lib, which does not offer all components 100% identical to the ones in the datasheet, i.e. And-Gates were replaced
using physically identical configurations. Furthermore, I could not understand the meaning of the dots(bubbles) at the input of some Gates.
To illustrate the status of the present situation, I attach the files for your reference.
I know you are very busy and therefore my inquiry should not stress you too much.
Nevertheless, I would appreciate, if you can give some fruitful comments.
Best regards
Udo
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Die relevanten Dateien wurden angehängt.
Issue 2 hat nichts mit CD4033 zu tun.
So, war fleissig und habe mir einen CD4033 kreiert.
Könnt ihr das mal Testen und mir Bescheid geben?
Wenn alles richtig läuft, werde ich ein Bauteil davon erstellen.
VDD = Spannung 3-15V, wie das ein CMOS IC eigentlich verträgt
Vllt weiss einer von euch, warum ein Schaltplan in welchem ich das per Hierarchy erstellte Symbol (CD4033) verwende mit
abbricht.
Könnt ihr das mal Testen und mir Bescheid geben?
Wenn alles richtig läuft, werde ich ein Bauteil davon erstellen.
VDD = Spannung 3-15V, wie das ein CMOS IC eigentlich verträgt
Vllt weiss einer von euch, warum ein Schaltplan in welchem ich das per Hierarchy erstellte Symbol (CD4033) verwende mit
abbricht.
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Hi Spicer,
ist es nicht so, daß Deine verwendeten Symbole (außer dem CD4017B) unter value mit Vlow=0 Vhigh=5V hinterlegt werden müssen ?
Fehlermeldung bei mir:
WARNING: Can't resolve .param vdd1=vdd
WARNING: Can't resolve .param td1=1e-9*(120-40-10)*5/(vdd1)*(speed1)
ist es nicht so, daß Deine verwendeten Symbole (außer dem CD4017B) unter value mit Vlow=0 Vhigh=5V hinterlegt werden müssen ?
Fehlermeldung bei mir:
WARNING: Can't resolve .param vdd1=vdd
WARNING: Can't resolve .param td1=1e-9*(120-40-10)*5/(vdd1)*(speed1)
Bei mir funktioniert die asc. Nur beim Umwandeln in ein eigenes Modell hapert es.
Läuft die asc bei Dir nicht?
Werde heute Abend noch meine aktuellste Version hochladen. Habe noch diverse Variablennamen geändert.
Soviel ich weiss, sind Vlow=0 Vhigh=1V standard drin.
Läuft die asc bei Dir nicht?
Werde heute Abend noch meine aktuellste Version hochladen. Habe noch diverse Variablennamen geändert.
Soviel ich weiss, sind Vlow=0 Vhigh=1V standard drin.
Komisch.
Die Logikgatter laufen alle mit den standard Spannungen (0V und 1V). Darum habe ich die Ein- und Ausgänge jeweils mit einem Bv Element gepuffert.
Aber wie gesagt, probier dann mal die neue asc heute Abend.
Weil bei mir läuft diese CD4033 Simulation perfekt.
Die Logikgatter laufen alle mit den standard Spannungen (0V und 1V). Darum habe ich die Ein- und Ausgänge jeweils mit einem Bv Element gepuffert.
Aber wie gesagt, probier dann mal die neue asc heute Abend.
Weil bei mir läuft diese CD4033 Simulation perfekt.
Zuletzt bearbeitet:
Habe noch die CD4017B.asy dazu gemacht.
Mit dem läuft es bei mir auch auf einer anderen LTspice Installation.
Ich bin gerade dabei, die Netlist zu bearbeiten um eine lib und asy zu erstellen.
Kriege immer: Fatal Error: B1: Unknown circuit node: "vdd5" requested in behavioral source
Hier die wichtigen 2 Zeilen:
Auch wenn ich im Schaltplan
drin habe, kommt Fatal Error: B1: Unknown circuit node: "vdd5" requested in behavioral source
Iwie erscheint diese Zuweisung aber nicht in der Netlist:
Bin gerade Ratlos.
Kann es sein, dass keine anderen subckt im Schaltplan sein dürfen, wenn man ein eigenes Modell erstellen will?
Mit dem läuft es bei mir auch auf einer anderen LTspice Installation.
Ich bin gerade dabei, die Netlist zu bearbeiten um eine lib und asy zu erstellen.
Kriege immer: Fatal Error: B1: Unknown circuit node: "vdd5" requested in behavioral source
Hier die wichtigen 2 Zeilen:
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Auch wenn ich im Schaltplan
drin habe, kommt Fatal Error: B1: Unknown circuit node: "vdd5" requested in behavioral source
Iwie erscheint diese Zuweisung aber nicht in der Netlist:
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Kann es sein, dass keine anderen subckt im Schaltplan sein dürfen, wenn man ein eigenes Modell erstellen will?
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